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[반도체 소자] 11. SOI MOSFET (1) 본문
SOI(Silicon on insulator) MOSFET
소자 미세화에 따라서 발생하는 Gate 방향으로 Tunneling 이나 SHE(Short channel effect)에 대한 한계가 생깁니다. 이에 따라서 소자 미세화에 따른 새로운 패러다임이 등장하게 됩니다. 미세화에 따라서 소자의 performance를 유지하기 위해서 기판에 절연층(Insulator)를 삽입하는 SOI MOSFET, 3차원 형태의 Gate 구조를 가지는 FinFET(이후 GAAFET)이 개발되었습니다. 이번 포스팅에서는 SOI MOSFET에 대한 특성을 알아보도록 하겠습니다.
SOI MOSFET은 Bulk Si MOSFET과 다르게 기판 영역에 두꺼운 산화막(BOX; buried oxide)가 존재합니다. SOI MOSFET은 Bulk Si MOSFET에 비해 여러가지 장점을 가지고 있습니다.
♭ SOI MOSFET Type
SOI MOSFET은 크게 PD(Partilly depleted)-SOI MOSFET과 FD(Fully depleted)-SOI MOSFET으로 구분할 수 있습니다. PD-SOI MOSFET는 Body 영역에 중성 영역이 존재하고, FD-SOI MOSFET은 Body 영역에 중성 영역이 존재하지 않습니다. PD-SOI와 FD-SOI는 Body 두께에 따라 두꺼운 Body를 사용하는 경우 중성 영역이 존재하는 PD-SOI, 얇은 Body를 사용하는 경우 중성 영역이 존재하지 않는 FD-SOI으로 구분할 수 있습니다. 두꺼운 Body를 가지는 PD-SOI는 중성 영역에 의해 Back bias에 의한 영향을 받지 않지만, 얇은 Body를 가지는 FD-SOI는 Back bias에 의한 영향을 받습니다. 소자 미세화에 따라서 Body 두께가 함께 감소하여 일반적으로 FD-SOI를 사용하였습니다.
♭ Punch through
SOI MOSFET은 Bulk MOSFET과 다르게 Body 영역이 얇아 Drain/Source의 Depletion 영역이 강한 전기장에 의해 증가할 수 없기 때문에 Channel 하부 영역에서 Punch through에 의한 Current가 발생하지 않는다.
https://mse-semi.tistory.com/8
♭ Junction leakage current
Bulk CMOS에서는 Drain과 Substrate, N-well과 Substrate 사이에 PN Junction이 형성되어 Reverse bias에 의한 Leakage current가 발생하여 전력 낭비가 발생합니다. 하지만 SOI MOSFET에서는 Body 하부 영역에 두꺼운 산화막(BOX; buried oxide)가 존재하여 PN Junction이 형성되지 않아 Leakage current가 예방되어 전력 소모를 예방하여 저전력 소자를 제작할 수 있습니다.
♭ Jucntion capacitance
SOI MOSFET은 두꺼운 BOX를 통해서 Source(CJS)/Drain(CJD)과 Bulk Si 영역 사이를 물리적으로 분리하여 Junction capacitance를 줄일 수 있습니다. Capacitance가 감소하여 고속으로 충방전이 가능하기 때문에 High speed를 가지는 소자를 제작할 수 있습니다.
♭ Latch-up
Bulk-Si CMOS circuit은 Substrate 영역에 의해서 Latch-up 현상이 발생하지만, SOI MOSFET의 경우 Body 아래의 두꺼운 BOX에 의해 Latch-up path가 차단되어 Latch-up 현상을 방지할 수 있습니다.
*Latch-up: 전원 작동 시 전원과 GND 사이 낮은 임피던스 경로가 생성되는 현상으로 PMOS와 NMOS가 나란히 구성되어 있는 CMOS 회로에서는 PNPN 사이리스터 구조가 항상 발생한다. 이때 사이리스터에 의해 Latch-up이 발생하여 큰 전류가 흐르고, 전류에 의한 열로 인해 배선을 녹이거나 IC 내부의 소자를 파괴할 수 있다.
<출처>
K. A. Rosli et al., "A Comparative Study on SOI MOSFETs for Low Power Applications", Res. J. Applied Sci. Eng. Tech., 5 (2013) 2586-2591.
S. R. Patil and D. K. Gautam, "Statistical Drain Current and Input Capacitance of MOSFET Model for High Speed CMOS Circuits Application", Silicon, 8 (2015) 25-31.
오류가 있다면 지적해주시면 감사하겠습니다 :)
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