반도체 공부 기록

SOI(Silicon on insulator) MOSFET 소자 미세화에 따라서 발생하는 Gate 방향으로 Tunneling 이나 SHE(Short channel effect)에 대한 한계가 생깁니다. 이에 따라서 소자 미세화에 따른 새로운 패러다임이 등장하게 됩니다. 미세화에 따라서 소자의 performance를 유지하기 위해서 기판에 절연층(Insulator)를 삽입하는 SOI MOSFET, 3차원 형태의 Gate 구조를 가지는 FinFET(이후 GAAFET)이 개발되었습니다. 이번 포스팅에서는 SOI MOSFET에 대한 특성을 알아보도록 하겠습니다. SOI MOSFET은 Bulk Si MOSFET과 다르게 기판 영역에 두꺼운 산화막(BOX; buried oxide)가 존재합니다. SOI MOSFET..

Body effect(Substrate bias effect) Body effect는 Substrate bias(기판 바이어스)에 의해 Threshold voltage modulation이 발생하는 현상입니다. Body effect는 Substrate bias에 영향을 받아 Substrate bias effect 라고도 불립니다. 앞서 포스팅한 DIBL(Drain-induce barrier lowering), GIDL(Gate-induced drain leakage), HCI(Hot carrier injection) 등 모두 MOSFET의 Substrate voltage VSB = 0V에서 고려했습니다. 하지만, 실제 반도체소자에서는 여러 소자의 조합의 전자회로가 구성되기 때문에 주변 회로에 의해서 VS..

Hot Carrier Injection(HCI) Hot Carrier Injcection(HCI)는 GIDL과는 다르게 Drain depletion 영역의 강한 전기장에 의해 Leak current(Gate cuurent)가 발생하는 Short Channel Effect(SHE)입니다. (HCI는 Long channel MOSFET에서도 발생합니다.) Drain delpletion 영역의 강한 전기장(Saturation 영역: VDS > VGS - VTH)에 의해 전자가 가속하여 Impact Ionization 의해 EHP(Electron-Hole Pair)가 형성합니다. Electron은 VGS와 VDS에 Gate와 Drain cuurent(Leakage current)를 형성하고, Hole은 Body..

Gate Induced Drain Leakage(GIDL) Gate Induced Drain Leakage(GIDL)은 Gate의 강한 전기장에 의해 Drain 방향으로 누설전류가 발생하는 Short Channel Effect(SHE)입니다. GIDL은 Gate와 Drain 사이의 Overlap region이 생기고 Gate에 의해 강한 전기장(조건: VGS0)에 의해 Drain 방향의 Leakage current를 생성하고 Hole은 Body로 이동하여 Body current를 생성합니다. ♭ 조건: VGS < VDS VGS < VDS의 조건을 가지는 이유는 Gate에 상대적으로 (-) 전압이 인가되어야 Drain energy band가 위쪽 방향으로 Bending이 발생하여 Bana to band t..

Punch through Punch through는 DIBL(Drain Induced Barrier Lowering)과 마찬가지로 Short Channel Effect(SHE)의 대표적인 예시입니다. Punch through는 Sourc와 Drain에서의 Depletion layer가 서로 만나게 되어 Channel이 아닌 기판(Substrate) 영역에서 전류(Leakage current)가 발생하는 현상입니다. 그림과 같이 VDS를 인가해주면 Drain의 Depletion layer의 두께가 증가하여 Source의 Depletion layer와 맞닿게 됩니다. 이에 따라 Carrier가 Depletion layer를 통해 이동하여 전류(Leakage current)를 발생시킵니다. ♭ Long cha..

Drain Induced Barrier Lowering(DIBL) Drain Induced Barrier Lowering(DIBL)은 Short Channel Effect(SCE) 중 예시로 MOSFET performance를 평가하는 대표적인 지표입니다. DIBL은 VDS에 의해 Drain 영역의 Depletion layer의 두께가 증가하여 Gate와 Drain 사이의 장벽(Barrier)이 낮아지는 현상을 말합니다. ♭ Long channel MOSFET Potential barrier 분포를 보면 Long channel의 경우 VDS에 의한 Depletion layer가 channel(수평 방향)으로 침투가 적어 Potential barrier의 저하가 없습니다. ♭ Short channel MO..