[반도체소자] 7. Gate Induced Drain Leakage(GIDL)

Gate Induced Drain Leakage(GIDL)

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Gate Induced Drain Leakage(GIDL)은 Gate의 강한 전기장에 의해 Drain 방향으로 누설전류가 발생하는 Short Channel Effect(SHE)입니다.

GIDL은 Gate와 Drain 사이의 Overlap region이 생기고 Gate에 의해 강한 전기장(조건: V_GS<V_DS)이 인가에 따라, Drain의 Eneregy band bending에 의해 Tunneling width가 감소하여 Band to band tunneling(BTBT)에 의해 EHP(Electron-Hole Pair)의 형성으로 Drain 방향으로 Leakage current가 발생합니다. 이때 EHP의 Electron은 V_DS(V_DS>0)에 의해 Drain 방향의 Leakage current를 생성하고 Hole은 Body로 이동하여 Body current를 생성합니다. 

 

♭ 조건: V_GS < V_DS

V_GS < V_DS의 조건을 가지는 이유는 Gate에 상대적으로 (-) 전압이 인가되어야 Drain energy band가 위쪽 방향으로 Bending이 발생하여 Bana to band tunneling이 발생할 수 있기 때문입니다.

 

특히, V_GS < 0의 전압 조건에서 GIDL이 발생하여 Off-current(Leakage current)를 증가시켜 반도체 소자의 전력 소모를 시키는 원인 중 하나로 작용합니다.

 

♭ GIDL 발생 원인

1. 소자 미세화에 따른 Gate alignment 난이도 상승에 의한 Gate-Drain overlap region 발생

2. 소자 미세화에 따른 Gate oxide thickness 감소에 따른 전기장 세기 증가

 

♭ Solution

GIDL를 해결하기 위한 근본적인 해결방안은 Gate와 Source/Drain을 정확하게 정렬시켜 Overlap이 생기는 영역을 방지하는 것입니다.

→ Self-aligned process

Gate sidewall에 Spacer를 이용하여 Source와 Drain을 자동적으로 정렬시키는 공정 기술

Spacer(연한 주황색 영역)에 의해 Source/Drain의 Doping concetration을 조절하기 위해서 Ion Implantaiton 과정에서 Source와 Drain의 영역이 정렬되어 Gate와 Drain 사이의 Overlap region을 감소시켜 GIDL을 개선할 수 있습니다.

 

♭ LDD(Lightly-doped drain)

Lightly-doped drain(LDD) 기술은 Source/Drain과 Channel이 인접한 영역에 국부적으로 낮은 Doping concentraion으로 조절하여 강한 전기장이 발생하는 것을 방지하는 공정 기술입니다. LDD는 GIDL를 해결하기 위한 근본적인 해결방안은 아니지만 LDD를 통해 강한 전기장이 인가되는 것을 방지하여 GIDL를 줄일 수 있습니다.

 

<출처>

Ben G. Streetnan, "Soild state electronic devices" 7th edition.

S. Dhar et al., "Advancement in Nanoscele CMOS Device Design En Route to Ultra-Low-Power Applications", VLSI Desing, 2011 (2011) 178516.

 

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