[반도체소자] 5. Drain Induced Barrier Lowering(DIBL)

Drain Induced Barrier Lowering(DIBL)

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Drain Induced Barrier Lowering(DIBL)은 Short Channel Effect(SCE) 중 예시로 MOSFET performance를 평가하는 대표적인 지표입니다. DIBL은 V_DS에 의해 Drain 영역의 Depletion layer의 두께가 증가하여 Gate와 Drain 사이의 장벽(Barrier)이 낮아지는 현상을 말합니다. 

Solid line: Short channel MOSFET Dot line: Long chaneel MOSFET

 

Potential barrier of short channel(solid line) and long channel(dot line) MOSFET

 

♭ Long channel MOSFET

Potential barrier 분포를 보면 Long channel의 경우 VDS에 의한 Depletion layer가 channel(수평 방향)으로 침투가 적어 Potential barrier의 저하가 없습니다.

 

♭ Short channel MOSFET

Short channel의 경우 V_DS에 의한 Depletion layer가 channel으로 침투로 Potential barrier의 저하가 발생하고, 이에 따라 Thresholde voltage도 감소합니다. Potential barrier가 낮아져 Threshold voltage가 감소하여 낮은 전압에서 작동할 수 있기 때문에 좋은 현상처럼 보일 수 있습니다. 하지만 MOSFET은 Gate 전압에 의해 Potential barrier을 조절하는 Switch이므로 Drain voltage에 의해 Potential barrier의 변화는 피해야합니다.

 

Transfer curve를 보면, V_D(V_DS)증가에 따라 V_TH가 감소하는 것을 볼 수 있습니다. 이는 V_D 증가에 따라 Drain 영역의 depletion 영역이 증가하고 이에 따라 channel 영역으로 침투하여 potential barrier가 감소하기 때문입니다.

V_D 증가 → Drain 영역의 Depletion layer 증가 → Channel 영역의 침투량 증가 → Potential barrier 감소 → V_TH 감소

 

DIBL은 위 식을 통해서 구할 수 있고, DIBL은 작을수록 MOSFET performance가 우수합니다. DIBL이 클수록 MOSFET이 Gate에 의한 통제가 아니라 Drain voltage에 의해 Potential barrier가 변화하는 것을 의미하기 때문입니다.

 

앞서 간략하게 소개한 것처럼 V_TH가 감소하므로 낮은 전압에서 MOSFET를 동작할 수 있기 때문에 유리하다고 생각할 수 있지만, V_TH가 감소함에 따라 Turm-off(V_TH보다 낮은 전압 조건)에서 Leakage current가 증가하기 때문에 유리하다고 말할 수 없습니다. Transfer curve에서 Leakage current가 nA~pF의 매우 작은 전류 값을 가지고 있습니다. 하지만 집적도 증가에 따라 칩 내부에 존재하는 Transistor의 수가 기하급수적으로 증가하고 있기 때문에 매우 작은 Leakage current도 제어해야 합니다. 따라서 SS(Subthreshold swing) 작아 높은 On-current와 낮은 Off-current를 가지면서, 낮은 전력 소모를 위해 작은 V_TH를 가지는 MOSFET의 performnace가 우수합니다.

 

♭ Solution

DIBL를 제어하기 위해서는 Drain의 Depletion 영역을 감소시키거나 Gate controllability을 증가시켜야 합니다.

 

1. Drain의 Depletion 영역 감소

Body(Substrate) doping concentration을 증가시키면 Drain의 Depletion 영역을 감소시킬 수 있습니다. 하지만 Body doping concentration을 바꾸게 되면 V_TH(2Φ_fp)가 증가하여 MOSFET Design에서 Target으로 한 V_TH를 맞추기 어려운 단점이 있습니다.

 

2. Gate controllability 증가

Gate oxide를 High-K 물질로 대체하여 Gate oxide capacitance를 증가시키고, 이에 따라 Gate controllability를 증가시킬 수 있습니다. High-K 물질을 사용하는 경우 Conduction band offset에 의해 Carrier가 Barrier를 극복하고 Leakage를 생성할 수 있어, 유전상수가 높으면서 Barrier 높은 물질을 적용하는 것이 중요합니다. 

 

♭ V_TH roll-off VS. DIBL

V_TH roll-off와 DIBL 모두 Threshold voltage가 감소하는 현상이지만 원인이 다릅니다.

V_TH roll-off: Source/Drain의 depletion layer가 channel 형성에 필요한 depletion 역할을 대신하여 V_TH가 감소합니다.DIBL: Drain voltage에 의한 depletion layer가 channel 영역(수평 방향)으로 침투하여 potential barrier를 낮추게 되어 V_TH가 감소합니다.

 

<출처>

Donald A. Neaman, "Semiconductor physics and device" 4th edition.

Ben G. Streetnan, "Soild state electronic devices" 7th edition.

S. Dhar et al., "Advancement in Nanoscele CMOS Device Design En Route to Ultra-Low-Power Applications", VLSI Desing, 2011 (2011) 178516.

 

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