[반도체소자] 13. Advanced MOSFET

Advanced MOSFET

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소자 미세화에 따라 발생하는 SHE(Short channel effect)를 제어하기 위해서 SOI MOSFET과 같은 다양한 기술이 개발되었습니다. 이번 포스팅에서는 SHE를 효과적으로 제어하기 위한 다양한 기술에 대해서 알아보도록 하겠습니다.
 
♭ Ultra-thin body(UTB)

Vgs = 0V, Vds = 0.7V 조건에서 Current density가 0 보다 큰 값을 가지는데, Vgs = 0V에서는 Channel이 형성되지 않았기 때문에 Currnet는 Leakage를 의미합니다. SOI MOSFET에서 Body의 두께(=실리콘 두께; T_si)가 감소할수록 Body에서 Gate의 영향이 미치지 않은 영역이 감소하기 때문에 SHE가 감소됩니다. 

 
♭ Double-Gate(DG) MOSFET

Bulk MOSFET, FD SOI MOSFET with thick BOX, FD SOI MOSFET with thin BOX, DG MOSFET

그림의 화살표는 수평 방향의 전기장 성분을 의미합니다. 일반적으로 수평 방향의 전기장이 클수록 Gate controllability가 낮음을 의미하고, 이에 따라 SHE 특성이 악화됩니다. 따라서 수평 방향의 전기장 성분은 제어해야합니다.
 
우선 FD SOI MOSFET에서의 BOX 영역에 존재하는 화살표는 유전체가 존재하는 경우에는 언제든지 발생할 수 있는 Fringing field를 의미합니다. (Fringing field는 의도하지 않은 전기장 성분이지만 다른 수평 방향의 전기장 성분보다 크기가 작습니다.) FD SOI는 Bulk에 비해 얇은 Body를 가지고 있어 Gate의 영향이 미치지 않은 영역이 감소하기 때문에 수평 방향 전기장 성분의 크기가 작습니다.
 
FD SOI MOSFET에서 BOX의 두께에 따라서 소자의 성능이 상이합니다. 우선 두꺼운 BOX의 경우 유전체 영역에서 발생하는 Fringing field의 크기가 증가하여 수평 방향의 전기장 성분 크기가 증가합니다. 반면, 얇은 BOX의 경우 유전체 영역에서 발생하는 Fringing field의 일부가 Ground plane에 인가되어 Channel에 인가되는 수평 방향의 전기장 성분 크기가 감소합니다. 하지만, 얇은 BOX에 의해 Cjun이 증가하여 Digital IC의 경우 동작 속도가 감소하는 단점이 존재합니다.
 
Double Gate(DG) MOSFET는 BOX 영역 내부에 Gate가 추가적으로 존재하는 형태입니다. DG MOSFET의 경우 Fringing field가 Bottom gate에 인가되는데, Bottom gate에는 높은 전압이 인가되기 때문에 비교적 작은 크기를 갖는 Fringing field는 무시할 수 있습니다. DG 구조를 가지는 MOSFET에서는 Fringing field 대부분이 Bottom gate에 인가되기 때문에 수평 방향의 전기장 성분에 기여하는 Fringing field는 무시할 수 있습니다. (Fringing filed ≈ 0) 따라서 Bulk MOSFET, FD SOI MOSFET에 비해 높은 Gate controllability를 가지기 때문에 SHE를 효과적으로 제어할 수 있습니다.
 
♭ RCAT(Recess Channel Array Transistor)

RCAT의 Recess은 '움푹 들어간' 이라는 뜻으로 그림과 같이 Gate 영역에 Body 영역을 침투한 형태입니다. RCAT 구조를 이용하게 되는 경우 Effective channel length가 증가하게 되어 Short channel effect를 제어할 수 있습니다. 하지만 RCAT를 사용하게 되어 Effective channel length의 증가에 따라 On-currnet(I_on)이 감소하고, Channel의 세 면이 Body에 노출되기 때문에 Body effect에 민감합니다. Body effect에 민감하므로 Threshold voltage modulation이 쉽게 발생합니다. (조건에 따라 상이하겠지만, Gate와 Drain의 Overlap 영역이 증가하여 GIDL이 심화될 수 있습니다.)

Left: RCAT Mid: SRCAT Right: URCAT

RCAT를 이용하는 경우 Gate의 Corner에 전기장이 집중되어 Channel에 전기장이 균일하게 분포되지 않은 문제점이 있습니다. 국부적으로 전기장이 집중되는 것을 방지하기 위해 SRCAT(Sphere-shaped Recess Channel Array Transistor)가 도입되었습니다. 하지만 여전히 국부적으로 전기장이 집중되어 문제가 발생하여 URCAP(U-shaped Recess Channel Array Transistor)와 같이 다양한 형태를 통해서 균일한 전기장이 분포되도록 하였습니다. → 균일한 전기장 분포를 위해서 GAA(Gate All Around) 형태로 Channel를 4면을 통해서 균일하게 제어하도록 노력하고 있습니다.

SRCAT&URCAT Performance

SRCAT과 URCAT의 Performace를 비교하면 Subthreshold swing(URCAT < SRCAT), DIBL(URCAT < SRCAT) 모두 우수한 특성을 가지고 있음을 확인할 수 있습니다. 이는 Recess channel shape에 의해 균일한 전기장이 분포되어 SHE를 효과적으로 제어했기 때문입니다.
 
cf) RCAT의 한계로는 Effective channel length 증가에 따라 On-current가 감소하는 한계점이 존재하여 MOSFET에서는 사용할 수 없었습니다. 하지만 DRAM에서 사용하는 Selected Transistor에서는 Leakage의한 Charge 손실은 저장된 데이터의 소실이 발생하는 문제는 매우 중요합니다. Charge를 보관할 수 있는 능력/시간을 Retention time이라고 하고, Retention time은 DRAM을 평가하는 중요한 지표입니다. RCAT 기술을 Selected Tr.에 적용하여 Charge 손실을 막을 수 있어 Retention time를 증가시킬 수 있습니다.
 
♭ Strain technology
CMOS 소자를 만들 때 Electron과 Hole의 Mobility가 달라 NMOS와 PMOS의 Performance의 차이가 발생합니다. CMOS 소자를 동작할 때는 비슷한 Thresholod voltage와 Drain current를 가지고 있어야 회로 구성에 용이합니다. Electron과 Hole의 Mobility를 조절(향상)하기 위해서 Starin(Stress)을 이용합니다.

1. NMOS

Si₃N₄(High Stress Film)을 Capping layer로 활용하면 Channel 영역에 Uniaxial tensile strain이 인가되어 Electron mobility를 증가되어 I_d,sat가 약 10% 증가합니다.

2. PMOS

Source/Drain을 제거한 후 SiGe을 Epitaxy 공정을 통해 성장시키면 Channel 영역에 Uniaxial compressive strian이 인가되어 Hoel mobility가 증가되어 I_d,sat가 약 25~30%가 증가합니다.

 
<출처>
Y. K. Choi et al., VLSI Tech. Symposuim, (2001) 19.
J. P. Colinge, "FinFETs and Other Multi-Gate Transistors", 2008 edtion.
C. Lee et al., "URCAT(U-shpaed-Recess-Channel-Array Transistor) Technology for 60nm DRAM and beyound", Japen Soc. Applied Phys., 2007 (2007) 228-229.
T. Ghani et al., "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistor", IEEE, 3 (2003) 978-980.
 

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