[면접준비] 스태츠칩팩코리아(JCET-STATSChipPACKorea)

 

직무: Bumping

Q. 자기소개
 
A. 안녕하십니까. 예비 신입 사원 OOO 입니다. Bumping 직무에서 발휘할 수 있는 강점을 말씀드리도록 하겠습니다.
첫째로는 Sputter 공정 개선 경험입니다. 학부연구생 시절 전기 변색 소자의 변색층에 적용할 WO3 증착 과정에서 Sputter power를 20W 증가시켜 공정 시간을 20분 단축시켰습니다. Sputter 공정 경험은 Under bump metallization 증착 공정에 기여할 수 있다고 자신합니다.
두번째로는 Photolithography 공정 개선 경험입니다. 캡스톤디자인에서 Photodetector 설계 과정에서 QD 패터닝을 위한 공정을 개선한 경험이 있습니다. AZ GXR 601 PR을 사용하여 QD 효율에 문제가 생기는 것을 개선하기 위해 원인을 분석하여 AZ 12XT PR로 대체하여 QD 효율 저하를 방지하고 패터닝 기술을 적용하여 신소재 설계 경진대회에서 대상을 수상할 수 있었습니다.
이 두 가지 공정 경험을 통해 Bumping 공정을 개선하고, 나아가서는 Bump pitch size를 줄여 I/O pin의 수를 늘려 경쟁력이 있는 Bumping 기술 확보에 기여하도록 하겠습니다.
 
두번째로는 재료학적 분석 경험입니다. 재료의 결정구조와 불순물의 위치에 대한 관계를 재료학적 분석 방법 XRD, SEM 등으로 교차 분석의 결과 형광체의 발광 특성을 개선한 경험이 있습니다. 
 
두번째로는 전공에 대한 이해도입니다. 신소재공학도로 상태도에 대한 이해를 바탕으로 Plating solution composition을 정확히 제어하겠습니다. 재료의 결정학과 불순물의 위치에 대한 상관관계를 XRD, SEM 등으로 분석한 결과로 형광체의 발광 특성을 개선한 경험있습니다. 전공 지식을 통해 불량이 생긴다면 재료학적 분석 경험을 통해 규명하겠습니다.
 
First, thank you for job interview opportunity. My name is XXX. I introduce my strengths to demonstate in the bumping department.
Firstly, it is sputter process exprience. When I was undergraudate reseacher, I deposited WO3 thin film to apply for electrochromic deveice. At that time, I proposed to increase sputter power 20W more than reference condition. As a result, the process time was decreased 20 minutes. This expriences helps me contribute to deposite UBM layer.
Seconday, another thing is photolithography process experience. When I performed project in capstone design subject, our team developed photolithogrpahy for QD pattering to apply photodetector. At that time, the process using AZ GXR 601 PR degrades QD efficiency. We analyzed cause, which the acid component of DNQ in AZ GXR 601 PR degrades QD. Therefore, we proposed to AZ 12XT PR instead of AZ GXR 601. We developed process without degradation performance. As a result, we recieved the grand prize at design compitituin.
Though these expriences, I will devlop Bumping porcess ecspeciall UBM sputtering and photolithography for plating. In addition, I try to contribute to securing bunping technology which is increasing the number of I/O pins via reduction bump size.
 
Secondary, another thing is knowledge of major. I try to control compostion of plating solution based on understanding about phase diagram. And I analyzed to co-relation material crystallography and impurity site using XRD, SEM method. As a result, photoluminescence property of phosphors was developed via optimization dopant concentration. If the errors occur, I will identify the error cause via knowledge about major.
 
 
Q. 지원동기
 
A. 신소재공학과로 금속, 배터리, 반도체 등 다양한 분야를 접하고 배울 수 있었습니다. 그 중 반도체는 도핑을 통해 전기전도도를 조절할 수 있어 활용도가 높다는 점에서 매력을 느껴 반도체 분야로 진로를 설정했습니다. 그 중 후공정에 관심을 갖게 된 계기는 반도체공정, 소자 강의를 들으면서 고성능화, 고집적화에 따라 발전해온 전공정에 한계에 부딪히고 있어 후공정에 대한 중요도가 높아졌다는 것을 깨달았습니다. 이에 따라 다양한 패키지 기술을 개발하고 있는 스태츠칩팩코리아에 지원하게 되었습니다. 다양한 패키지 기술에서 칩과 칩 또는 칩과 기판을 전기적으로 연결하는 Bumping은 패키지의 핵심 기술이라 생각하여 지원하게 되었습니다.
 
I learned about various field such as metal, battery and semiconductor due to my major. Among them, I'm interested in semiconductor because they can be controlled their conductivity via doping. I pay attention to BEOL field because I realizde that FEOL process face to limitation according to improvement of semiconductor after learing about semiconductor process and device subject. Therefore, I am applying for JCET which tries to develop various package technology. Among various department, I am applying for bumping department becase I think the bumping is core technology in package field.
 
Q. 성격의 장단점
 
A. My planning personality is strength. I was confident in making a plan and getting things done. Sometimes, the problem which decrease completion of my work occurred when I plan hard too. I thought lack of free time leads to occur this problem. So, I introduced my own scheduler for prevention this issue. This is planning 6 days of week and other 1 day is empty. This scheduler helps me process my works completely.
But my drawback is that I feel difficult to watch some problem in many ways. So, I am trying to overcome my drawback using specific strategy which combines our team member’s aspect for creative idea. Furthermore, this method makes my team members motivate to our project.
 
Q. 최근 패키징 기술에 대해 아는 것을 말해보세요. 후공정 중 관심있는 공정이 어떤 공정인가요?
 
A. 2.5D Package와 System in Package 기술입니다. 빠른 속도와 고집적화를 위해 하나의 패키지 시스템에서 다양한 기능을 수행할 수 있는 반도체가 요구되고 있습니다. 이런 요구를 충족시키기 위해 2.5D Package, System in Package 기술이 도입되고 있습니다. 2.5D package 기술은 TSV을 통해 수직으로 적층한 메모리와 Logic unit를 인터포져에 수평으로 배치 시키는 기술로 23년도에 큰 주목을 받았던 HBM에 적용된 기술입니다. SiP기술은 서로 다른 기능을 갖는 반도체 칩을 하나의 패키지로 만드는 기술로 과거에는 수평으로 배열했지만 현재는 TSV 기술로 여러 칩을 수직으로 적층하여 전기적 신호가 인가되는 경로가 짧아져 전기적 특성을 향상시킬 수 있는 기술입니다. 이런 두 가지 패키지 기술을 공부하면서 칩과 칩사이 또는 칩과 기판 사이를 연결하는 Bumping 공정의 중요도 높아질 것이라고 판단하여 Bumping 직무에 지원하게 되었습니다.
 
I simply introduce about 2.5D package and System in Package techonolgy. Recently, the multi-functional semiconductor in package system has been necessary for high speed and integration device. Therefore, 2.5D package and System in Package tech is introduced for trouble shooting. Firstly, 2.5 package is horizontal combination logic unit and memory unit using interposer. Especially, these memories are stacked vertically via TSV. This technology apply to HBM. And System in package is combined by various semiconductors which has diffenernt function, respectivly. Nowdays, SiP tech. was developed via vertical stacking method using TSV for decreas electrical path. I apply to Bumping department due to increase importance bump tech. which connects chip to substrate, during studying this two package technology.
 
Q. 반도체 후공정에 관심을 갖게 된 이유는?
 
A. 후공정에 관심을 갖게 된 계기는 반도체공정, 소자 강의를 들으면서 고성능화, 고집적화에 따라 발전해온 전공정에 한계에 부딪히고 있어 후공정에 대한 중요도가 높아졌다는 것을 깨달았습니다. 이에 따라 다양한 패키지 기술을 개발하고 있는 스태츠칩팩코리아에 지원하게 되었습니다. 다양한 패키지 기술에서 칩과 칩 또는 칩과 기판을 전기적으로 연결하는 Bumping은 패키지의 핵심 기술이라 생각하여 지원하게 되었습니다.
 
After learning semiconductor process, device subjcet, I realized to face the limatation of FEOL technology according to demand of high performance and integration semiconductor deviec. Therefore, I pay attention to BEOL process. Among BEOL, I especaill have an interest bumping due to increase of importance. Becaus bumping technology apply to many package technology.
 
Q. 지원한 직무에 대해 알고 있는가?
 
A. FEOL 공정이 끝난 웨이퍼 칩과 기판 단자 사이에 전기적 연결을 확보하는 배선 공정에서, 칩 위에 미세한 돌기인 Bump를 만들어 기판과 전기적으로 연결하는 직무입니다. 반도체 고집적화, 고성능화에 따라 I/O pin의 수의 증가가 요구되고 있습니다. 가격이 저렴한 Wire bonding은 일차원적인 배열을 하여 I/O pin의 수의 제약이 있지만, Bump를 형성하는 경우 이차원적인 배열이 가능하여 I/O pin의 수가 기존보다 제곱 수로 증가시킬 수 있었습니다. 그럼에도 더욱 많은 I/O pin 수가 요구되고 있어 Bump pitch size를 줄여 I/O pin의 수를 늘리려고 노력하고 있는데, 이 때 Bump의 크기가 작아지면서 Bump 마다의 균일성, Bump와 Bump가 접촉되어 Short가 발생하는 이슈가 있습니다. Bumping 직무에서는 Bump design을 제시하고, Plating solution 농도 관리, 공정 조건을 개선하여 이슈들을 해결하는 일을 수행합니다.
 
The bumping job is in a role, that it forms electrical interconnection between substrat and chip via bump on pad metal of chip. Recently, the number of I/O pins has been neccesary to increse accroding to high integration and performance of semiconductor. The wire bonding package technology has limitation the number of I/O pin due to one-dimensional array. Therefore, the bumping technology is introduced for increase the number of I/O. But, there is a growing demand for even more I/O pins, so semiconductor industry makes efforts to reduce the bump pitch size for increase I/O pins. At that time, there are some issues which are bump uniformity and short by bump to bump contact. Thus, this job propose new bump design such as Cu pillar bump and optimize plation solution concentrtation, process condition for trouble shooting.
 
Q. 지원한 직무에 대한 주요한 이슈에 대하 알고 있는가?
 
A.
-Ni을 Diffusion barrier layer로 사용하는 시스템에서는 Cu bump를 형성할 때 Intermetallic compound를 형성하여 Bump의 신뢰성을 떨어뜨리는 문제가 있습니다.
 
-Warpage
Bumping 공정 중 마지막 스텝인 Reflow 과정에서 가열 후 냉각하는 과정에서 서로 다른 재료들이 접합되어 있어 탄성 계수, 열팽창 계수의 차이로 패키지가 휘어지는 문제 / Oven을 이용한 Reflow는 대량생산에 유리하지만 CTE mismatch로 칩(다이) 이동이 발생 이슈
→ LAB (Laser assisted bonding)
 
-Solder Joint Reliability
Fine pitch bump를 형성하기 위해 bump size를 줄이는 것이 가장 핵심적인 기술이지만, bump size를 줄이는 경우 칩과 기판 사이를 연결하는 Solder bump의 접합 신뢰성에 문제가 생깁니다. 범프의 표면 거칠기, 경도 등의 품질의 문제가 있습니다.
→Cu pillar bump, 공정 온도/시간/압력 조절 요구
 
Q. 반도체 미래?
 
A. 현재 반도체의 발전은 포토리소그래피의 파장에 의존하고 있습니다. 현재 가장 발전된 포토리소그래피인 EUV의 기술적인 문제로 반도체 생산에 병목현상이 일어나는 곳 중 하나입니다. 이런 추세로 보아 포토 공정에 개발에 따라 함께 발전한 반도체는 한계에 머지않아 도달할 것으로 예상합니다. 한계를 극복하기 위한 새로운 돌파구는 후공정이라고 생각합니다. 새로운 패키지 방법을 통해 빠른 속도와 여러 기능을 수행할 수 있는 고부가 가치의 반도체를 개발할 있기 때문입니다.
 
The development of semiconductor depends on wavelenghth of photolitogrphy. The bottle-neck occur from photo process due to technical issue of advanced photolithography such as EUV. I expect to reach the limit of semiconductor development with this trends. I think the new solution is development of BEOL process to overcome this problem. The advanced package process is proper to perform semiconductor which has high speed and mult-function device.
 
Q. 최근에 감명깊게 읽은 책은?
 
Q.납품 마감 하루 전에 불량을 발견했다면 어떻게 하실 건가요?
 
Q.내향형/외향형 장단점을 설명해주세요. 성격의 장단점이 무엇인가요? (영어로)
 
Q. 영어로 방학동안 무엇을 할 계획인지 설명해주세요.
 
Q. 자기소개와 마지막으로 하고싶은 말 한마디를 해주세요.
 
Q. MOSFET의 장점이 무엇이라고 생각하는지?
 
Q. 집을 나와 기숙사 생활에 대해 어떤 생각인지? 거리가 집에서부터 너무 멀지 않은지?
 
Q. 부모님께서 이 회사에 대해 어떤 반응인지?
 
Q. 최근 감명 깊게 읽었던 책이 무엇이었나요?
 
Q. 영어로 자신의 강점을 자유롭게 표현해보세요.
 
Q. 대외활동을 통해 얻은 성과
 
Q. 최근에 본 뉴스 (영어)
 
Q. 야근 많이하는데 괜찮은가요?

2024년 상반기 신입사원 채용 공고문

 
서류전형: 2024년 01월 01일 월요일 23:00까지
서류발표: 2024년 01월 05일 금요일
인적성: 2024년 01월 05일 금요일 오후 5시 ~ 2024년 1월 10일 수요일 오전 11시
면접일정: 2024년 01월 31일 수요일 (직무별 상이)
면접형식: 비대면 다대다(면접관3:면접자4) 면접
최종발표: 2024년 03월 11일 월요일
 

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