[반도체소자] 19. 1T DRAM (Capacitor-less DRAM)

1T DRAM(1T Dynamic Random Access Memory)

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현재 상용화된 DRAM은 1T1C 구조로 1개의 Selected transistor와 1개의 Capacitor을 가지고 있습니다. DRAM 개발에 따라 소자의 크기가 작아지고 있습니다. 소자 미세화에 따라 DRAM의 Cell capacitance를 유지 또는 증가시키는데 어려움을 갖고 있습니다. 다양한 이슈를 가지고 있는 Capacitor를 제거한 1T DRAM (Capacitor-less DRAM)도 연구가 되고 있습니다.
 
♭ Data 저장 장소, 저장하는 물리량
1T DRAM은 전하를 저장하는 Capacitor가 없는 구조로 전하를 저장하기 위하여 SOI MOSFET을 이용합니다.
→ Charge를 Body에 저장하여 Body의 Charge 유무로 Data(0/1)을 구분합니다.
 
♭ Write 방식

"1" WRITE	"0" WRITE
① WL(Tr. Gate)에 VDD(≥VTH) 인가 → Selectred Tr. Turn-on ② VDS > 0 인가 ③ Impact ionization 또는 GIDL에 의해 Body에 Charge 저장	① WL(Tr. Gate)에 VDD(≥VTH) 인가 → Selectred Tr. Turn-on ② VDS < 0 인가 ③ PN Forward bias(Drain-Body)에 의해 Charge 제거

https://mse-semi.tistory.com/9

[반도체소자] 7. Gate Induced Drain Leakage(GIDL)

https://mse-semi.tistory.com/10

[반도체소자] 8. Hot Carrier Injection(HCI)

 
♭ Read 방식

"1" READ	"0" READ
① WL에 VDD(≥ VTH) 인가 → Selected Tr. Turn-on ② VDS > 0 인가 (Linear 영역) ③ Iread > 0 (큰 값)	① WL에 VDD(≤ VTH) 인가 → Selected Tr. Turn-on ② VDS > 0 인가 (Linear 영역) ③ Iread = 0 (작은 값)

1T DRAM의 경우 Body의 저장된 전하에 의해 Threshold voltage modulation이 발생한다. Impact ionization 또는 GIDL에 의해 Body에 Hole(전하)가 저장되는 경우 Body effect에 의해 Threshold voltage가 감소합니다. 1T DRAM에  "1"이 저장 되어있는 경우 V_DD가 V_TH보다 크기 때문에 I_read(1)가 0보다 큰 값을 가지고, "0"이 저장 되어있는 경우 V_DD가 V_TH보다 작기 때문에 I_read(0)가 0의 값을 가집니다. 이때 I_read(1)과 I_read(0)의 차이를 Sensing margin 이라고 하며, Sensing margin이 클수록 1T DRAM의 전하 저장 능력이 우수합니다. 

https://mse-semi.tistory.com/11

[반도체소자] 9. Body effect(Substrate bias effect)

 
1. Linear 영역

1T DRAM은 Read 동작 시 전압 조건이 Linear 영역(V_DS ≤ V_GS - V_TH)입니다. "1"을 Write 하기 위해서 Impact ionziation 또는 GIDL을 사용하는데, 두 가지 메커니즘 모두 Saturation 영역을 이용합니다. 따라서 Read 동작 시 Saturation 영역에서 하는 경우 1T DRAM의 정보는 "1" 으로만 Read 하게 됩니다.

 
2. Non-destructive read
1T1C DRAM은 전하를 Capacitor에 저장하고, Capacitor의 충방전(Charging/Discharging)으로 Read 동작하기 때문에 Read 과정에서 전하의 손실이 발생하여  Destructive read 방식입니다. 반면 1T DRAM은 전하를 Body에 저장하여, Iread의 유무로 Read를 동작하기 때문에 Read 과정에서 전하의 손실이 발생하지 않아 Non-destructive read 방식입니다.
 
3. Refresh
Read 방식 Non-destructive 방식이지만 1T DRAM에서도 Diffusion과 Recombination에 의해 Charge loss가 발생하므로 저장된 정보를 잃지 않기 위해서 Refresh가 필요합니다.
 
♭ 1T DRAM Development - GAA Junctionless structure + SiGe channel material

Nano-scale을 가지는 소자의 경우 Gate를 통해 Body 전체를 통제할 수 있기 때문에 Junction 없이도 1T DRAM을 동작시킬 수 있습니다. Channel 물질을 Si 대신 SiGe을 사용하는 경우 High valence band offset에 의해 Quantum well이 더욱 깊어 Hole(전하)의 저장 능력이 우수합니다. 기존 1T DRAM의 Program 방식(Impact ionization 또는 GIDL)과 다르게 Nano-scale 1T DRAM은 Band to band tunneling(BTBT)를 통해 Program을 합니다.

"1" WRITE	"0" WIRTE
전압 조건: VGS(-1.0V) < 0 , VDS(+1.5V) > 0	전압 조건: VGS(+1.0V) > 0, VDS(-1.5V) < 0
READ - 전압 조건: VGS(+0.7V) > 0, VDS(0.1V) > 0

 

1T1C DRAM (Convention)	1T DRAM (Research)
1. Destructive read → Charge sharing 2. Program: Capacitor charging 3. Charge in capacitor 4. Requirement: Refresh	1. Non-destructive read → Current difference 2. Program: Impact ionization, GIDL, BTBT 3. Charge in body(SOI MOSFET) 4. Requirement: Refresh

 

<출처>
Y. J. Yoon et al., "One-Transistor Dynamic Random-Access Memory Based on Gate-All-Around Junction-Less Field-Effect Transistor with a Si/SiCG Heterostructure", Electroinics, 9 (2020) 2134.
 

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